英特尔台积电等巨头共同推动小芯片标准化3nm量产何时到来
3月3日，全球知名芯片制造商英特尔、台积电、三星联手芯片封测龙头日月光，携AMD、Arm、高通、谷歌、微软、Meta等科技行业巨头推出了一个全新的通用芯片互连标准：通用小芯片快连（UCle）。
该协议专为小芯片（chiplet）而设置，旨在为小芯片互连制定一个新的开放标准，简化相关流程，并且提高来自不同制造商的小芯片之间的互操作性。该标准下，芯片制造商可以在合适的情况下混合构建芯片。
什么是小芯片？SoC的掘墓人，摩尔定律的“续命丹”
近年来，小型化和集成技术已经成为解决摩尔定律逐渐失效问题的关键。随着探索先进制程工艺成本不断上升，小型化已经成为必然趋势，而小芯片正是在这一背景下诞生的新技术。
摩尔定律逐渐失效的原因是光掩模限制了单个晶圆上的最大尺寸，这使得设计者不得不将功能分散到多个晶圆上。在某些情况下，即便如此，每个晶圆也可能提供相同或类似的功能。这要求晶圆必须进一步缩减尺寸以实现更高效率。
此前厂商一直使用SoC（系统级别集成电路）技术组合不同的模块。这种技术的优势在于提高模块间通信速度，同时还能够做到低功耗和低成本。但随着先进制程工艺难度和成本不断上升，这种方法变得越来越困难。
一方面，由于缺乏足够强大的光刻设备，大规模生产5nm或以下工艺节点已面临极大挑战。而对于3nm甚至更先进工艺节点，其制造难度与成本预计将会更加惊人。根据IBS首席执行官Handel Jones的话，“设计一个3nm 芯片需要达到5.9亿美元”，而此前只需4000万美元就能完成28nm 芯片。
另一方面，小型化带来了另外一种可能性——异构集成。这意味着可以将不同性能需求的小型晶体管组合在一起，以获得最佳性能与功耗平衡。此外，由于每颗晶体管都非常精细，可以实现比传统大面积SoC更高利用率，从而降低整体成本。
“大饼”逐渐落地，小芯件“野蛮生长”
如今，小型化已经从理论走向实践，在一些头部厂商的带领下真正应用到产品中。当初这项技术画下的名为“用搭积木方式造出超级计算机”的大饼，如今已经离实现越来越近。
AMD在2019年发布了基于小堆叠核心架构的大量核数处理器；英特尔则发布了集成了47颗独立核心的大规模CPU。我们可以看到，无论是拆分单一CPU还是大量堆叠核心，小堆叠核心技术都已经走出实验室，应用到了实际生产中。
但即便如此，还有许多挑战需要克服。在未来的发展中，不仅要考虑如何让这些不同大小、小巧甚至完全独立的小型设备有效地沟通，而且还要解决如何处理它们之间数据传输速度以及功耗等复杂问题。这使得整个设计过程变得异常复杂，而其中最大的障碍之一就是缺乏统一规范的问题。
Marvell曾经尝试推出MoChi架构，但由于没有统一接口，它陷入了选择接口困境。此外，在使用这些微观结构时，还必须决定哪部分应该被划分出来，以及如何开发架构，这对最终产品来说提出了巨大的挑战。
Yaniv Kopelman总结道：“从概念展示转变为可行产品还有很长的一段路要走。”
然而，与此同时，一些公司开始意识到他们需要共同努力建立一个统一的小堆叠规格体系，以确保所有参与者的兼容性并促进创新。不幸的是，此前的各种标准相互竞争，就像春秋时期各国争霸一样混乱无序，只有少数公司愿意合作打破这个局面。
现在，我们终于迎来了改变这一状态的一个机会——UCle1.0，这是一个由多家公司联合推出的规范，它包括物理层和协议层，为任何遵循它的人们提供了一套共享规则，使得任何两款Chiplets都不再因为连接方式无法交流，因为它定义了信号线宽、频率以及其他物理参数，以及通信协议，以保证数据安全准确传输给收方，无论距离远近，都能保持稳定的性能表现。
当然，现在只是起点，有待后续版本完善之余，更深入探讨形状因素及三维封装等领域仍需时间投入以达成真正混合搭配生态系统。而对于未来是否会出现更多关于3nm量产时间的问题，则取决于各方研发能力和市场需求变化。
