Cadence与TSMC合作推出65nm混合信号射频参考设计锦囊
“双方合作强化混合信号生态系统并推出全新芯片验证PLL噪音敏感方法学以实现更迅速的上市时间 ” Cadence与积体电路制造股份有限公司 (以下简称台积公司)宣布推出业界第一款的混合信号/射频参考设计”锦囊”(MS/RF RDK)。这款锦囊采用Cadence Virtuoso混合信号技术研发完成，可提供矽芯片特性行为模型(silicon-characterized behavioral models) 以及完整的教学内容，展示经验证的高效混合信号/射频IC参考设计流程，协助实现更快的上市时间。新技术包括锁相环电路(Phase Locked Loop) 噪声敏感参考设计实例，能够以准确、高效的方式预测相位噪声(phase noise)。采用的技术包括Virtuoso定制设计平台中的SKILL-based Pcells、QRC抽取，以及涵盖Spectre Circuit Simulator、Spectre RF与AMS Designer的Virtuoso多模仿真等。 完整的混合信号/射频参考设计锦囊包含了相关文件、PLL电路实例以及经验证的流程教程，于2009年第二季公布在台积公司线上客户服务系统TSMC Online (http://online.tsmc.com )，提供给全球台积公司六五納米客户，使其充分了解完整的解决方案。 Cadence与台积公司计划于四月加州圣荷塞的TSMC技术研讨会(TSMC Technology Symposium)、五月德国慕尼黑的CDNLive! EMEA用户大会及7月的旧金山设计自动化大会Design Automation Conference (DAC)中演示说明整个流程。 「这款混合信号/射频参考设计锦囊是TSMC与Cadence持续合作的完美例证，协助双方客户享受更迅速的上市时间，」TSMC设计架构行销处资深总监庄少特表示：「面临复杂的射频混合信号设计挑战，我相信这款参考流程以及辅助材料与实例，能够为我们众多的客户提供令人满意的支援。」 「在更广大的定制与混合信号设计生态系统中，Cadence Virtuoso技术扮演了核心角色，」Cadence解决方案营销部集团总监Bill Heiser表示：「我们承诺与TSMC密切合作，持续强化半导体生态系统，协助我们的共同客户因应克服最艰困的混合信号挑战。」
