深圳芯片巨擘的秘密武器如何利用先进封装技术提升数据中心与AI实力
每一次科技的飞跃，都离不开芯片的无私奉献。更准确地说，是芯片的多核设计以及半导体工艺的进步，让芯片在1986年后性能不断提升，同时功耗不断降低。但自从2015年以来，芯片性能的提升便越来越难以实现，而关于摩尔定律放缓的讨论也日益频繁。而随着数据为中心时代的到来，数据中心和AI对芯片提出了更高要求。
此时，先进封装技术受到了众多行业专家的关注，并被寄希望于满足数据中心和AI对于高性能、高带宽、低功耗需求。这是为什么？首先，从16nm到7nm，晶圆制造成本急剧上升，但数据中心和AI等应用对算力、功耗、内存带宽有着更加严格要求，无论是哪种类型的芯片，只要能实现每瓦更多功能并降低成本，便可显著提高其竞争力。
巨大的市场需求促使业界寻求创新方案。在2011年，台积电宣布进入封装领域，其封装技术涵盖2D和3D，不仅面向手机，也涵盖了服务器与网络等高端领域。台积电致力于推动先进制造工艺同时发展先进封装技术。另一家晶圆代工厂格罗方德（GF）虽然决定停止7nm后续工作，但他们仍然看好未来三维封装技术将发挥作用的人工智能时代，对于高效能、高吞吐量互连设备提出更大要求。
然而，在讨论先进封装技术时，我们不能忽视英特尔，这个垂直集成型公司可以从晶体管再到系统层面的整合，在封装方面自然拥有独特优势。英特尔集团副总裁兼封装测试技术开发部门总经理Babak Sabi表示，先进封装技术正迎合多元化计算时代，它通过2D及3D堆叠能够进一步提升性能并降低能源消耗。他还指出，大数据与人工智能是所有驱动力的关键两者，其中3D堆叠不会限制于这些领域。
那么如何通过先进封装技术满足更高性能需求呢？在传统意义上，为了提高芯片性能并缩小尺寸，我们需要依靠新一代半导体制程，将更多功能集成至单一芯片形成SoC。不过随着功能增多且体积扩大，这不仅增加了设计、测试及制造难度，而且增加了成本，还可能拖延产品发布速度。此时，从水平角度考虑，可以在水平平面上集成更多小型化组件以提升效率；而当这一策略不足以满足市场需求时，便出现了3D堆叠概念。
2018年12月，英特尔展示了逻辑芯片垂直堆叠方案——Foveros，它允许在水平排列的小型化组件之上进行垂直堆叠，以此来提升功能性与效率。此举尤其值得注意的是，这项Foveros技巧可以直接将不同IP、小规模或不同制程级别的小型化组件紧密结合，无需长时间重新设计或测试流程，大幅减少成本加速产品迭代周期。Ravi Mahajan强调，全行业都正在推动先进多核心包络架构发展，以适应高速带宽和低能耗需求。他指出，将会有三个微缩方向：第一种用于裸露版块间的大规模横向连接，以极大地提高通信速率；第二种全局横向连接，为未来的微小部件融合提供保证；第三种全方位互连，则实现前所未有的3D栈效果。
为了构建这种高度紧凑MCP结构，有些基础关键解决方案必须解决带宽、功耗以及I/O问题。除了Foveros外，英特尔还有EMIB（嵌入式多管互联桥）、Co-EMIB（协同EMIB）、ODI（全方位接口）及MDIO（模块间接口）。这些不同但非相互排斥的手段针对不同的应用场景，可以灵活搭配使用以优化结果。
然而，与之相关的问题存在，即使使用这套精妙系统，也无法避免散热问题，因为垂直重复性的处理导致底部裸皮产生热区。而Ravi Mahajan解释称，他们拥有方法有效减轻底部裸皮上的热点分布，并分割单个硅颗粒进行热管理。此外，他补充说尽管利用3D环境有助于异构系统配置，但选择何种方式完全取决于具体情况，如是否存在系统层面的约束条件或者特殊限制，以及现有架构是否特别适合采用这种方式。如果不能满足这两个条件，则2.5或2.0版本可能更加实用。
综上所述，一切似乎表明，用三维结构打造具有定制能力的人类智慧革命工具已经成为趋势，而这个趋势不仅限于那些追求最尖端科技革新的企业，也包括那些寻找既经济又实用的解决方案的一线企业。在未来，我们将继续探索如何利用这些微缩方向，每立方毫米空间中的潜力最大限度地实现像单一晶圆那样强劲但却节省能源消费的情况。而Babak Sabi则警告说，如果没有精确调控顶部与底部裸皮，那么这样的复杂过程就无法成功完成。而我们尚需观察，看见哪些公司能够最快地克服挑战，并把握住这一历史机遇，为人类社会贡献真正价值。
